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同济大学超大规模集成电路研发中心 收藏

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研究主题:全定制设计    数据通道    版图设计    逻辑设计    通用CPU    

研究学科:自动化类    电子信息类    

被引量:1H指数:1

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6 条 记 录,以下是 1-6

IP媒体流业务在3G移动网络中的应用
1
《计算机与现代化》同济大学超大规模集成电路研发中心 夏晓 陆明达 毛燕  出版年:2004
主要从理论上研究了3G网络中使用的一种流媒体的端到端QoS框架,探讨了运用PLMN中的多媒体流业务避免通过外部的IP PDN访问流业务的可能性。在这个框架的基础上分析了流会话的UMTS和IETF的协议之间的相互作用。这两...
关键词:IP媒体流业务  3G网络  UMTS IETF
快速浮点加法器的全定制设计
2
《计算机与现代化》同济大学超大规模集成电路研发中心 金光海  出版年:2004
国家 8 6 3计划项目 (2 0 0 2AAIZ0 30 )
描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计...
关键词:快速浮点加法器  全定制设计 浮点运算 微处理器 DSP 计算机
一款通用CPU中的Load Aligner数据通道的全定制设计
3
《电子工程师》同济大学超大规模集成电路研发中心;同济大学计算机系 刘婷英 江建慧 林正浩  出版年:2003
国家自然科学基金重大研究计划项目 (No .2 0 0 2AA1Z 0 3 0 ;No .90 2 0 70 2 1)
超大规模集成电路技术的发展产生了一个复杂浩大的工程体系。已开展了通用CPU的LoadAligner数据通道部分的全定制设计 ,以此设计为例 ,阐述了一个集成电路子模块的逻辑设计、电路设计、版图设计 。
关键词:超大规模集成电路 逻辑设计 电路设计  版图设计 仿真  CPU  LoadAligner数据通道  
32位MIPS微处理器中乘法器的设计和实现
4
《电子工程师》同济大学超大规模集成电路研发中心 王谦  出版年:2004
国家"8 63"计划重点项目"3 2位高性能嵌入式CPU开发"课题 (No .2 0 0 2AA1Z 0 3 0 )
在Booth算法的基础上 ,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程 ,提出了一种改进的Booth乘法器的设计方法 ,并采用全制定方法实现 ,用这种方法实现的乘法器单元具有面积小、单元电路可重复性好、...
关键词:MIPS 微处理器 乘法器 BOOTH算法 流水线
基于EC^(TM)总线协议的总线接口单元(BIU)的电路设计
5
《电子工程师》同济大学超大规模集成电路研发中心 李琳 罗胜钦 林正浩  出版年:2003
国家 8 6 3项目 2 0 0 2AA1Z0 30
ECTM是所有执行通写策略的MIPS微处理器内核所采用的接口规范。而BIU(businter faceunit)是此次高性能、低功耗 32位嵌入式微处理器芯片设计中的一个总线接口模块 ,它是为了实现高速缓存 (cache...
关键词:写缓冲器  淬发方式  数据通道 总线协议 总线接口单元 通写策略  嵌入式微处理器
一款通用CPU中的Load Aligner数据通道的全定制设计
6
《山东电子》同济大学超大规模集成电路研发中心;同济大学计算机系 刘婷英 江建慧  出版年:2003
深亚微米时 ,芯片的设计和制造成了一个复杂浩大的工程体系。本文以一款通用CPU的LoadAligner数据通道部分的全定制设计为例 ,讲述了一个集成电路子模块的逻辑设计 ,电路设计 ,版图设计 。
关键词:CPU  LoadAligner  数据通道 全定制设计 逻辑设计 电路设计  版图设计
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