期刊文章详细信息
低噪声、低功耗CMOS电荷泵锁相环设计
Design of Low-noise、Low-power Consumption CMOS CPPLL
文献类型：期刊文章
机构地区：[1]西安交通大学微电子研究所,西安710049
年 份：2004
卷 号：24
期 号：1
起止页码：81-85
语 种：中文
收录情况：BDHX、BDHX2000、CAS、CSCD、CSCD2011_2012、SCOPUS、ZGKJHX、核心刊
摘 要：设计了一种 1 .8V、0 .1 8μm工艺的低噪声低功耗锁相环电路 ,其采用 CSA(Current Steer Amplifier)架构的压控振荡器 (VCO)。整个电路功耗低 ,芯片面积为 1 60 μm× 1 2 0 μm,对电源和衬底噪声抑制能力强。经过Spice模拟表明 ,在有电源噪声的情况下 ,输出 5 0 0 MHz时钟时周对周抖动小于 41 ps,功耗为 2 .8m W。
关 键 词：低噪声 低功耗 CMOS 电荷泵 锁相环 压控振荡器
分 类 号：TN911.8]
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