文献类型：期刊文章

作　　者：付东兵[1] 焦阳[2] 徐洋洋[3] 邱雅倩[3] 姚亚峰[3]

FU Dongbing;JIAO Yang;XU Yangyang;QIU Yaqian;YAO Yafeng(Science and Technology on Analog Integrated Circuit Laboratory,Chongqing400060,P.R.China;The10thResearch Institute of China Electronics Technology Group Corporation,Chengdu610036,P.R.China;School ofMechanical Engineer.and Elec.Information,China University of Geosciences(Wuhan),Wuhan430074,P.R.China)

机构地区：[1]模拟集成电路国家重点实验室,重庆400060 [2]中国电子科技集团公司第十研究所,重庆400060 [3]中国地质大学(武汉)机械与电子信息学院,武汉430074

出　　处：《微电子学》

基　　金：模拟集成电路国家重点实验室稳定支持项目(6142802WD201805);中央高校军民融合专项基金培育项目(201708)

年　　份：2019

卷　　号：0

期　　号：4

起止页码：508-512

语　　种：中文

收录情况：AJ、BDHX、BDHX2017、CAS、CSA、CSA-PROQEUST、IC、INSPEC、JST、ZGKJHX、核心刊

摘　　要：行业新标准JESD204B支持高达12.5 Gbit/s串行传输速率,是解决数据转换器与逻辑器件之间高速数据传输问题的主流接口。采用四字节并行处理方案实现了JESD204B协议接收端数据链路层电路,完成协议功能的同时将电路工作时钟频率由1.25 GHz降低到312.5 MHz,使其能在CMOS工艺下使用标准数字电路设计流程实现。将Verilog HDL实现的电路与XILINX JESD204B 6.1v版本的发送端IP核进行对接,验证了该方案的可行性。在Design Compiler平台上,采用65 nm LP CMOS工艺数字标准单元库,对设计方案进行了综合评估。实验结果表明,该方案在工作频率和功能方面均能满足JESD204B协议规范。

关 键 词：数据链路层 四字节并行处理  同步  高速串行接口

分 类 号：TN850]