文献类型：期刊文章

作　　者：王艳[1] 高超嵩[1] 黄光明[1] 孙向明[1]

WANG Yan;GAO Chao-song;HUANG Guang-ming;SUN Xiang-ming(Key Laboratory of Quark and Lepton Physics(MOE)and College of Physical Science&Technology,Central China Normal University)

机构地区：[1]华中师范大学物理科学与技术学院夸克与轻子物理教育部重点实验室

出　　处：《中国集成电路》

基　　金：国家自然科学基金青年项目(11805080);国家重点研发计划项目(2016YFE0100900)。

年　　份：2020

卷　　号：29

期　　号：9

起止页码：29-34

语　　种：中文

收录情况：普通刊

摘　　要：本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路。该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nm CMOS工艺,完成了电路设计与仿真;仿真结果表明在典型1 ns相位延迟下,输出时钟相位延迟均值为0.999 ns,相位延迟抖动为18.61ps,可应用于给开关电容阵列提供稳定的采样时钟。

关 键 词：延迟锁相环 开关电容阵列 鉴频鉴相器 电荷泵  压控延时链  

分 类 号：TN911.8]