文献类型：期刊文章

作　　者：顾东华[1] 陆伟[1] 陈天宇[1] 辜建伟[2] 李彪[2]

机构地区：[1]Enflame公司 [2]Cadence公司

出　　处：《中国集成电路》

年　　份：2019

卷　　号：28

期　　号：9

起止页码：51-56

语　　种：中文

收录情况：普通刊

摘　　要：近年来,随着人工智能技术开始广泛应用,大规模和超大规模逻辑复杂的人工智能(Artificial Intelligence)芯片设计需求日渐增加,后端物理实现在布局布线方面的挑战也随之而来。由于复杂的数据交互给传统的后端宏单元布局规划工作带来很大的挑战。在宏单元的摆放,绕线阻塞的评估和低功耗的实现等方面的难度越来越大,需要增加迭代次数来寻求最优方案,从而需要较长的设计周期。为了满足市场应用的需求,如何提高设计效率就成为AI芯片设计的一个重要课题。本文主要介绍基于Cadence新一代布局布线工具Innovus平台,为了实现高标准的PPA(Power Performance Area),引入新的方法学—混合摆放(Mix-Place),并提出了一套快速布局规划(Floorplan),兼顾时序的压降优化(Timing Aware IR Drop Eco)和光刻坏点修复(Fix Litho Hotspot)相结合的一体化完整解决方案。采用先进的FinFet工艺,完成了Enflame自主研发的云端训练AI芯片设计后端物理实现的快速迭代工作。在保证时序收敛的基础上,降低功耗,提高面积的利用率和绕线的可预测性,有效地缩短了设计周期,完成投片,并推进产品的更新换代。

关 键 词：INNOVUS  AI Mix-Place  PPA IR  Drop混合摆放  功耗  时序  面积  压降  

分 类 号：TN402] TP18]