文献类型：期刊文章

作　　者：黄锦旺[1] 肖慧娟[2] 李广明[2]

HUANG Jinwang;XIAO Huijuan;LI Guangming(School of Cyberspace Science,Dongguan University of Technology,Dongguan 523808,China;School of Computer Science and Technology,Dongguan University of Technology,Dongguan 523808,China)

机构地区：[1]东莞理工学院网络空间安全学院,广东东莞523808 [2]东莞理工学院计算机科学与技术学院,广东东莞523808

出　　处：《东莞理工学院学报》

年　　份：2019

卷　　号：26

期　　号：3

起止页码：28-32

语　　种：中文

收录情况：普通刊

摘　　要：通过对传统数字逻辑教材的序列检测器设计的研究,指出工作时的输出波形不合理,具体表现在待检测序列最后一位信号出现但时钟尚未有效时,检测器已输出检测结果,合理波形应该是待检测序列最后一位信号出现并且时钟有效,检测器才输出检测结果。经过对设计过程的分析和软件仿真,造成该问题的原因是电路采用Mealy型设计方法,输出受输入和触发器的状态控制,输入的变化即刻影响到输出。本文提出一种摩尔型(Moore)的序列检测器设计方法,输出仅受触发器的状态控制,QuartusII软件的仿真和实际的电路测试验证了设计的有效性和输出波形的合理。

关 键 词：序列检测器  Moore电路  Mealy电路  数字逻辑

分 类 号：TP391.1]