文献类型：期刊文章

作　　者：陈宇轩[1] 梁利平[1]

CHEN Yuxuan;LIANG Liping(Institute of Microelectronics,Chinese Academy of Sciences,Bejing 100029,China)

机构地区：[1]中国科学院大学微电子研究所,北京100029

出　　处：《湖南大学学报（自然科学版）》

基　　金：国家自然科学基金资助项目(2013ZX03003015)~~

年　　份：2018

卷　　号：45

期　　号：10

起止页码：115-120

语　　种：中文

收录情况：AJ、BDHX、BDHX2017、CAS、CSA-PROQEUST、CSCD、CSCD2017_2018、EI、JST、MR、RCCSE、RSC、ZGKJHX、ZMATH、核心刊

摘　　要：针对深亚微米工艺下后端实现中布线资源紧缺这一难点提出了一种改进的层次化流程.通过考虑子电路在上层电路中的连接关系调整子电路的高宽从而优化布线资源并降低延迟.采用量化分析的方法一次性得到可实现的物理设计,避免了多次迭代尝试浪费的时间.以DSP中大规模多路选择器在SMIC 65nm low leakage工艺下的物理设计为例介绍了本文提出的优化方案,并且对比可得本文提出的方法能减少20%的面积和35%的延迟.

关 键 词：版图 延迟  高速  面积  布局  

分 类 号：TN431.2]