文献类型：期刊文章

作　　者：陈宇轩[1] 梁利平[1]

CHEN Yuxuan;LIANG Liping(Institute of Microelectronics,University of Chinese Academy of Sciences,Beijing 100029,China)

机构地区：[1]中国科学院大学微电子研究所,北京100029

出　　处：《湖南大学学报（自然科学版）》

基　　金：国家自然科学基金资助项目(2013ZX03003015)~~

年　　份：2018

卷　　号：45

期　　号：4

起止页码：155-160

语　　种：中文

收录情况：AJ、BDHX、BDHX2017、CAS、CSA-PROQEUST、CSCD、CSCD2017_2018、EI、JST、MR、RCCSE、RSC、ZGKJHX、ZMATH、核心刊

摘　　要：提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65nm low leakage工艺下工作频率在100~400MHz的全数字DDR接口模块,总面积4 298μm2,DLL面积2 350μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.

关 键 词：物理层  鉴相器 延迟锁定环 延迟链  面积  版图

分 类 号：TN495]