文献类型：期刊文章

作　　者：薛一鸣[1] 陈鹞[1] 何宁宁[2] 胡彩娥[3] 王建平[1]

XUE Yi-ming;CHEN Yao;HE Ning-ning;HU Cai-e;WANG Jian-ping(College of Information and Electrical Engineering,China Agricultural University,Beijing 100083,China;CEC Huada Electronic Design Co.,Ltd,Beijing 102209,China;State Grid Beijing Electric Power Company,Beijing 100031,China)

机构地区：[1]中国农业大学信息与电气工程学院,北京100083 [2]北京中电华大电子设计有限责任公司,北京102209 [3]国网北京市电力公司,北京100031

出　　处：《电子学报》

基　　金：国家自然科学基金(No.U1536121)

年　　份：2018

卷　　号：46

期　　号：3

起止页码：695-701

语　　种：中文

收录情况：BDHX、BDHX2017、CAS、CSA、CSA-PROQEUST、CSCD、CSCD2017_2018、EI、IC、JST、RCCSE、RSC、SCOPUS、ZGKJHX、核心刊

摘　　要：提出了WOLA(Weighted Overlap-Add)并行结构的低时延DFT滤波器组的设计和FPGA实现方法.为降低系统总体时延,在综合考虑传递失真、混迭失真的基础上,将群时延引入系统目标函数,并采用非对称综合原型滤波器设计方法,提出迭代算法,实现了DFT滤波器组低时延优化设计.通过对DFT滤波器组中分析和综合功能的关键模块采用多路并行乘法、多级流水加法链设计,实现了并行的WOLA结构DFT滤波器组,降低FPGA实现的计算时延.整个设计在Xilinx公司的Zynq7020型号FPGA芯片上进行实现.PESQ测试表明,设计的DFT滤波器组能取得较好的语音质量.与串行WOLA结构的实现对比表明,在16k Hz语音采样率下,并行的WOLA结构FPGA实现的总时延能降低1.192ms,其中群时延降低12%,计算时延降低29.2%.

关 键 词：语音处理 DFT滤波器组 低时延 FPGA 并行设计  

分 类 号：TN912.3]