期刊文章详细信息
基于Verilog HDL的功率开关器件控制信号死区时间设置
Power switch device control signal's dead zone time setting based on Verilog HDL
文献类型:期刊文章
YAO Jingyuan;ZHU Zhongni;SONG Qingguo;ZHANG Jianwei(Air Force EarlyWarning Academy,Wuhan 430019, China;Wuchang Shouyi University,Wuhan 430064,China;No.95835 Unit, the PLA, Korla 841000, China)
机构地区:[1]空军预警学院 [2]武昌首义学院 [3]95835部队
年 份:2017
卷 号:31
期 号:4
起止页码:289-292
语 种:中文
收录情况:JST、普通刊
摘 要:针对高开关频率下多开关管控制信号逆变电路,利用传统模拟电路产生含统一死区时间的控制信号难度大、存在电路安全隐患等问题,提出由单个现场可编程门阵列(FPGA)芯片产生各路含有死区时间的控制信号.首先分析了死区时间效应对输出电压的影响,指出采用传统PWM控制芯片引起死区时间不统一的问题;然后提出了基于Verilog HDL的死区时间设置方法,并给出解决此类问题的通用方法;最后在Modelsim环境下搭建仿真实验平台,实验结果验证了本文所提出方法的可行性.
关 键 词:现场可编程门阵列 VERILOG硬件描述语言 功率开关器件 死区时间
分 类 号:TM46]
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