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高速双模前置分频器的速度优化设计
The circuit design of speed optimization for a high-speeddual-modulus prescaler
文献类型：期刊文章
机构地区：[1]零陵学院物理系,电子信息工程系,湖南永州425006
年 份：2002
卷 号：27
期 号：10
起止页码：38-42
语 种：中文
收录情况：AJ、BDHX、BDHX2000、CAS、CSA、CSA-PROQEUST、CSCD、CSCD_E2011_2012、INSPEC、JST、ZGKJHX、核心刊
摘 要：给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。
关 键 词：高速双模 前置分频器 速度优化设计 最高时钟频率 CMOS电路设计 锁相环 频率合成器
分 类 号：TN772]
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