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期刊文章详细信息

面向串行总线的层次化UVM验证平台设计    

Design of hierarchical UVM verification platform for serial bus

  

文献类型:期刊文章

作  者:陈琳娜[1] 孟建熠[2] 林志涛[1]

CHEN Lin-na1, MENG Jian-yi2 , LIN Zhi-tao1(1. College of Electrical Engineering, Zhejiang University, Hangzhou 310027, China; 2. College of Microelectronics, Fudan University, Shanghai 201203, China)

机构地区:[1]浙江大学电气工程学院,浙江杭州310027 [2]复旦大学微电子学院,上海201203

出  处:《传感器与微系统》

年  份:2018

卷  号:37

期  号:9

起止页码:84-86

语  种:中文

收录情况:CSCD、CSCD_E2017_2018、JST、RCCSE、ZGKJHX、普通刊

摘  要:在现有的通用验证方法学(UVM)验证平台中,验证组件与被测器件(DUT)紧耦合,导致验证组件的可重用性较差,且UVM transaction的定义使用了Field-Automation机制,调用路径过长,增加了测试用例的仿真时间。为此,提出了一种面向串行总线协议验证的公用库设计,采用层次化建模的方法设计了可重用的公用库,通过重写虚函数的方法对传统的transaction定义进行改进。实验结果表明:设计的公用库可用于串行总线验证平台的快速搭建,改进的transaction可使仿真时间缩短10. 7%,提高了验证效率。

关 键 词:验证组件  可重用性 公用库  串行总线 层次化建模

分 类 号:TN47]

参考文献:

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二级参考文献:

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耦合文献:

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引证文献:

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二级引证文献:

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同被引文献:

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