文献类型：期刊文章

作　　者：余子健[1] 马德[2] 严晓浪[1] 沈君成[1]

机构地区：[1]浙江大学电气工程学院,杭州310027 [2]杭州电子科技大学电子信息学院,杭州310018

出　　处：《计算机工程》

基　　金：国家"863"计划项目"CMC系列芯片的设计;开发与制造"(2012AA041701)

年　　份：2017

卷　　号：43

期　　号：1

起止页码：109-114

语　　种：中文

收录情况：AJ、BDHX、BDHX2014、CAS、CSCD、CSCD_E2017_2018、IC、JST、RCCSE、SCOPUS、UPD、ZGKJHX、核心刊

摘　　要：现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求。为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器。在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率。针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68%。

关 键 词：卷积神经网络 现场可编程门阵列 加速器 流水线 并行化

分 类 号：TP393]