文献类型：期刊文章

作　　者：沙金[1]

机构地区：[1]南京大学电子科学与工程学院,微电子设计研究所,南京210093

出　　处：《南京大学学报（自然科学版）》

基　　金：国家自然科学基金(61176024;61006018);教育部博士点基金(20100091120048);复旦大学重点实验室开放课题(12KF006)

年　　份：2014

卷　　号：50

期　　号：3

起止页码：325-329

语　　种：中文

收录情况：AJ、BDHX、BDHX2011、CAS、CSCD、CSCD2013_2014、JST、MR、RCCSE、ZGKJHX、ZMATH、核心刊

摘　　要：低密度奇偶校验(LDPC)码的误码平底现象一直是研究的热点.软件仿真评估LDPC码的纠错能力大约能达到200kbps左右的吞吐率,需要10h才能仿真到10-7水平.基于硬件加速技术的性能仿真能够大大加快仿真速度,可以比软件仿真快10000倍以上,使误码平底的实验研究成为可能.本文采用FPGA实现了LDPC码的硬件仿真平台,整个系统的吞吐率达120Mbps,使仿真速度大大提升.给出了硬件仿真系统的整体架构以及编码器,解码器,高斯白噪声产生器等主要模块的结构和资源消耗.

关 键 词：LDPC码 误码平底  解码器 架构

分 类 号：TN911.22]