文献类型：期刊文章

作　　者：苏晨[1] 刘凡[1,2] 石建刚[1] 罗俊[1,3] 向洵[4]

机构地区：[1]中国电子科技集团公司第二十四研究所,重庆400060 [2]电子科技大学电子薄膜与集成器件国家重点实验室,成都610054 [3]西安电子科技大学微电子学院,西安710071 [4]重庆科技学院数理系,重庆401331

出　　处：《微电子学》

年　　份：2013

卷　　号：43

期　　号：2

起止页码：195-198

语　　种：中文

收录情况：AJ、BDHX、BDHX2011、CAS、CSA、CSA-PROQEUST、CSCD、CSCD_E2013_2014、IC、INSPEC、JST、ZGKJHX、核心刊

摘　　要：基于0.13μm 1P5M CMOS工艺,设计了一种适用于SoC的小面积高性能PLL IP单元。采用一种新的系统环路参数设计方法,极大地减小了芯片面积。PLL的工作电压为1.2V,输出时钟频率范围为36～768MHz。输出时钟频率600MHz时,时钟抖动约为3.3ps,功耗为4.2mW,芯片面积为0.036mm2。

关 键 词：锁相环 模拟电路单元  片上系统 压控振荡器

分 类 号：TN771]