文献类型：期刊文章

作　　者：朱建卫[1] 居水荣[2]

机构地区：[1]江南大学信息工程学院,江苏无锡214122 [2]华润矽科微电子有限公司设计所,江苏无锡214061

出　　处：《微电子学》

年　　份：2010

卷　　号：40

期　　号：6

起止页码：832-835

语　　种：中文

收录情况：AJ、BDHX、BDHX2008、CAS、CSA、CSA-PROQEUST、CSCD、CSCD_E2011_2012、IC、INSPEC、JST、ZGKJHX、核心刊

摘　　要：介绍了一种可嵌入微控制器的8位乘法器的设计。采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积。整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18μm标准单元库,由Synopsys的DC进行逻辑综合。结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz。

关 键 词：乘法器 改进Booth算法  压缩器

分 类 号：TN43]