文献类型：期刊文章

作　　者：王元媛[1] 王礼平[2]

机构地区：[1]中国地质大学(武汉)数理学院,湖北武汉430074 [2]华中师范大学汉口分校电信学院,湖北武汉430212

出　　处：《微电子学与计算机》

年　　份：2008

卷　　号：25

期　　号：11

起止页码：64-67

语　　种：中文

收录情况：BDHX、BDHX2004、CSCD、CSCD_E2011_2012、JST、ZGKJHX、核心刊

摘　　要：为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构——混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mj>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的基础上,由进位关键路径推导出混合模块TC2CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,导得了相同模块TC2CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块TC2CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了混合模块级联序列数的公式和应用实例.TC2CLA和CLA的延迟时间公式表明,在相同模块序列和不等待(组)生成、传输信号的条件下,最高位进位延迟时间及最高位和的最大延迟时间减小.

关 键 词：超前进位加法器 顶层进位级联  混合模块  延迟时间公式  速度优化序列  

分 类 号：TP342.21]