文献类型：期刊文章

作　　者：宋威[1,2] 方穗明[1] 姚丹[3] 张立超[3] 钱程[3]

机构地区：[1]北京工业大学电子信息与控制工程学院 [2]北京工业大学北京市嵌入式系统重点实验室,北京100022 [3]北京工业大学北京市嵌入式系统重点实验室

出　　处：《计算机工程》

基　　金：北京市嵌入式系统研究与开发计划基金资助项目(D0304004040111)

年　　份：2008

卷　　号：34

期　　号：7

起止页码：245-247

语　　种：中文

收录情况：AJ、BDHX、BDHX2004、CAS、CSA、CSA-PROQEUST、CSCD、CSCD2011_2012、IC、INSPEC、JST、RCCSE、SCOPUS、UPD、ZGKJHX、核心刊

摘　　要：在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

关 键 词：现场可编程逻辑门阵列 时钟偏差 延迟锁相环

分 类 号：TP303]