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高速整数除法器的实现及仿真
文献类型：期刊文章
机构地区：[1]福州大学信息与通信工程系,福建福州350002
年 份：2007
卷 号：23
期 号：10
起止页码：162-163
语 种：中文
收录情况：普通刊
摘 要：采用VHDL语言,运用循环减法实现除法运算,不但使完成一次除法的时间大大缩短,而且极大地减少了硬件资源的占用。其高效性和准确性,通过仿真实验得到了较好的验证,并且可以通过修改VHDL程序来实现不同数据类型的除法运算。
关 键 词：循环减法 整数除法 VHDL
分 类 号：TP273]
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