期刊文章详细信息
一种用于SOC中快速乘法器的设计
Multiplier Design For SOC With High Speed
文献类型：期刊文章
机构地区：[1]合肥市高新区安徽农业管理干部学院计算机系,安徽230031
基 金：安徽省2005自然科学基金(050420202)
年 份：2007
卷 号：23
期 号：04Z
起止页码：155-156
语 种：中文
收录情况：BDHX、BDHX2004、核心刊
摘 要：本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计中,采用了改进的Booth算法来减少部分积的数目,用压缩的Wallace Tree结构将产生的部分积相加以减少关键路径的延时。该电路通过Hspice仿真最大延迟达到9.32ns,从而获得较高的速度和性能。
关 键 词：乘法器 SOC BOOTH算法 华莱士树
分 类 号：TP368.1]
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