文献类型：期刊文章

作　　者：文全刚[1] 刘志成[2] 王雪瑞[3]

机构地区：[1]吉林大学珠海校区,广东珠海519041 [2]湖南铁道职业技术学院,湖南株洲412001 [3]中国移动广东珠海分公司,广东珠海519041

出　　处：《现代电子技术》

年　　份：2006

卷　　号：29

期　　号：16

起止页码：9-11

语　　种：中文

收录情况：IC、RCCSE、ZGKJHX、普通刊

摘　　要：在SoC设计中,用户可运用Verilog HDL语言对所需的电路进行描述,从而获得所需要的电路功能。在设计写入FPGA芯片之前,通常运用EDA工具对其逻辑功能进行充分模拟和测试。在测试时要模拟FPGA的支持器件的功能,此时就需要对这些器件进行建模,因而外围器件建模的好坏直接影响FPGA逻辑设计质量。针对FPGA逻辑测试提出了一种器件建模方法以及器件建模的一些规范,并结合实际项目说明了器件建模的基本过程。

关 键 词：FPGA建模  CAM 模拟  S0C设计  VERILOG HDL语言

分 类 号：TP311]