文献类型：期刊文章

作　　者：方祥圣[1] 梁华国[2] 曹先霞[3]

机构地区：[1]安徽经济管理学院计算机系,合肥230051 [2]合肥工业大学计算机与信息学院,合肥230009 [3]安徽省公路局培训中心,合肥230051

出　　处：《计算机工程》

基　　金：国家自然科学基金资助项目(90407008);教育部留学回国人员科研基金资助项目(2004.527);安徽省自然科学基金资助项目(050420103)

年　　份：2006

卷　　号：32

期　　号：15

起止页码：245-246

语　　种：中文

收录情况：AJ、BDHX、BDHX2004、CAS、CSA、CSA-PROQEUST、CSCD、CSCD2011_2012、EI(收录号：20063710112077)、IC、INSPEC、JST、RCCSE、SCOPUS、UPD、ZGKJHX、核心刊

摘　　要：提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。

关 键 词：SOC芯片 内建自测试 低功耗

分 类 号：TP391]