期刊文章详细信息
RS码多路并行译码器的容错设计
The Fault Tolerant Design or Parallel Decoder for RS Codes
文献类型：期刊文章
机构地区：[1]扬州大学电子工程系,南京航空航天大学电子工程系
年 份：1995
卷 号：27
期 号：5
起止页码：662-667
语 种：中文
收录情况：AJ、CAS、CSA、CSA-PROQEUST、CSCD、CSCD2011_2012、INSPEC、JST、SCOPUS、ZGKJHX、ZMATH、普通刊
摘 要：本文根据ＲＳ码的最小重量译码原理，首先提出了一种以最佳配置的移位伴随式实现纠错的并行译码新算法。基于该算法多路并行处理的特点，本文介绍了对实现该算法的核心电路──移位伴随式产生电路进行容错设计的方法，以最少的硬件冗余获得９７％的平均冗余替代率，以此方法研制的译码器，体现了纠错码的信息冗余技术与译码器的硬件容错技术的结合，能有效地提高信息传输的可靠性。
关 键 词：译码器 容错技术 可靠性 冗余
分 类 号：TN919.32]
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